Qualcuno ha dati quantitativi su VHDL rispetto all'uso Verilog?

VHDL e Verilog hanno lo stesso scopo, ma la maggior parte degli ingegneri preferisce una delle due lingue. Voglio scoprire chi favorisce quale lingua.Qualcuno ha dati quantitativi su VHDL rispetto all'uso Verilog?

Ci sono dozzine di miti e saggezze comuni sulla separazione tra Verilog e VHDL. (ASIC/FPGA, Europa/USA, Commerciale/Difesa, ecc.) Se chiedi in giro, le persone ti diranno la stessa cosa più e più volte, ma voglio scoprire se questi miti si basano sulla realtà.

Quindi la mia domanda: qualcuno può fornire fonti di dati quantitativi che indicano chi usa VHDL e chi usa Verilog? Ancora una volta, sto cercando i numeri , non per le sensazioni istintive e le indicazioni generali.

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2011-02-11 Philippe

Si prega di condividere se trovate qualcosa! –

Buona fortuna. Persino il sondaggio di mercato degli Stati Uniti che Coley citava era basato su $$$$ (i soldi spesi per i simulatori all'epoca i simulatori Verilog erano più costosi) piuttosto che gli utenti. –

Votare per chiudere come fuori tema, poiché si tratta di una domanda di quote di mercato o troppo ampia. Correlato: http://electronics.stackexchange.com/questions/16767/vhdl-or-verilog || http://electronics.stackexchange.com/questions/26547/do-you-use-vhdl-nowadays –

VHDL e Verilog sono entrambe lingue abbastanza nuove e abbastanza specializzate. Queste due caratteristiche rendono difficili i loro dati qualitativi. D'altra parte, possiamo usare queste caratteristiche a nostro vantaggio. Possiamo tentare di inferire la popolarità di queste lingue in base al numero di riferimenti disponibili.

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VHDL  315 
Verilog  132

Google Trends: Verilog (rosso) vs VHDL (blu) - Source Verilog(red) vs VHDL(blue)

Con questi numeri (e solo questi numeri) VHDL sembra essere più ampiamente utilizzato di Verilog; tuttavia, non vi è alcuna indicazione sui dettagli della quota di mercato di ciascuno.

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2011-02-13 22:26:54 Fitz

Grazie a @Fitz. Questo ci dice che VHDL è più grande di Verilog. O almeno, le persone usano più Google per cercare le risposte VHDL che per Verilog. Tuttavia, speravo in ulteriori dati demografici (costa est contro costa occidentale, militare contro commerciale ecc.). Le tendenze di Google aiutano molto, ma per volumi di ricerca più piccoli, si rifiuta di fornire dati. Ad esempio, Google Trends fornisce solo informazioni molto limitate per le ricerche VHDL/Verilog in diversi stati degli Stati Uniti. – Philippe

+11

"abbastanza nuovo e specializzato in failry"? Specializzato sì, ma non nuovo. VHDL e Verilog sono nuovi solo se consideri Perl una nuova lingua. Sono stati tutti creati negli anni '80. Entrambi si sono evoluti e sono stati migliorati nel corso degli anni, ma non sono nuovi. –

Questo potrebbe semplicemente significare che il VHDL è meno ben documentato e deve essere cercato di più? Ciò che è interessante è la tendenza al ribasso su quel grafico. Non c'è modo in cui l'uso di vhdl e verilog sta diminuendo, quindi concludere è più usato dell'altro è ... non è giusto. Ma è un punto dati interessante. – SDGator

Lavoro per una grande azienda di progettazione hardware quotata in borsa nella Silicon Valley. Usavamo VHDL, ma passammo a verilog nel 2002 (ish).

Intorno al 2008, siamo passati al sistema Verilog. A quanto ho capito, la maggior parte delle società appaltatrici non militari/non governative usano il sistema verilog mentre le entità appaltanti militari/governative usano VHDL in questi giorni .. ma non citano me ...

È questo che stai chiedendo? In caso affermativo, +1 per sistema verilog :)

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2011-03-13 19:09:35 DaveD

Ciao @Dave, speravo in altri numeri difficili, come x% sulla costa occidentale usa Verilog. La difesa è y% VHDL. z% dei progettisti VHDL utilizza VHDL. Volevo scoprire queste cose perché, soprattutto, VHDL sembra (un po ') più popolare di Verilog (vedi la risposta di @Fitz), ma quando parlo con le persone, molti dicono che stanno usando Verilog. – Philippe

Sembra che tu stia cercando un analista del settore ... scusami, non conosco questi numeri o dove trovarli :(. Tuttavia, non si può concludere nulla di quanto riguarda le percentuali di utilizzo dell'HDL complessive dal grafico sottostante ... potrebbe dire che l'apprendimento del VHDL richiede più supporto, o potrebbe significare che il VHDL è più popolare nel mondo accademico – DaveD

Sono stato un progettista/verificatore ASIC e FPGA per 17 anni e ho lavorato sia su VHDL che su progetti Verilog. Sono stato in alcune grandi aziende che usano VHDL (Intel, Qualcomm, Lockheed, Raytheon). Tuttavia, tutto l'IP che abbia mai visto è in verilog, per quello che vale. Inoltre, dal mio limitato numero di interviste e esperienze lavorative, è stato diviso in modo abbastanza uniforme tra VHDL e Verilog per gran parte della mia carriera.

Il mio punto di vista è che VHDL e Verilog sono stati belli fino alla metà del 2000, quando Verilog si è evoluto in System Verilog e VHDL è rimasto abbastanza statico, tranne che per piccoli cambiamenti. Un tempo il VHDL aveva caratteristiche linguistiche non sintetizzabili che aiutavano la verifica del verilog vecchio stampo. Con System Verilog, il VHDL ha iniziato a saltare in quell'area di forza, e non ha mai risposto con un'evoluzione propria, quindi sto (aneddoticamente) vedendo una migrazione verso SV e lontano da VHDL.

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2012-07-04 16:58:54 SDGator

Con OSVVM, VHDL ha lanciato SystemVerilog con l'aggiunta di copertura funzionale, vincolato a caso e funzionalità Intelligent Testbench integrata - ed è gratuito Vedi http://osvvm.org e http://www.synthworks.com/blog/osvvm –

Interessante. Non sono sicuro che possa essere davvero così potente senza essere orientato agli oggetti, però. una fantastica quantità di riutilizzo e flessibilità da OO che non sono sicuro sarebbe possibile altrimenti sono disposto a dare un'occhiata a questo, però. Alcuni dei principali simulatori supportano questo? – SDGator

Quali sono le esigenze di verifica? ructures.OO è solo un modo intelligente per crearne un po '. Copertura funzionale WRT e più specificamente copertura incrociata, SystemVerilog è fortemente limitato dal suo approccio dichiarativo. Con SV stai bene solo se la copertura incrociata è un semplice prodotto cartesiano. Se hai bisogno di qualcosa di diverso da un prodotto cartesiano sei bloccato con un processo di mascheramento scomodo. Se hai bisogno di obiettivi di copertura diversi per i tuoi cestini, allora con SV sei sfortunato. OSVVM supporta anche Intelligent Testbenches integrati - Possibile solo con SV con uno strumento costoso. –

A Texas Instruments, Verilog era più popolare. La mia esperienza è che i progettisti possono utilizzare qualsiasi cosa preferiscano, di solito, e la maggior parte concorda sul fatto che Verilog sia più facile da usare e che il codice sia più breve (di fatto) del VHDL equivalente. Basta controllare qualsiasi libro di testo che abbia entrambi e puoi vedere la differenza nella lunghezza del codice.

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2013-04-12 01:00:04

Concordo sul fatto che Verilog sia più corto. Ma non vedo alcuna prova che "la maggior parte concorda sul fatto che Verilog sia più facile". – Philippe

Se stai guardando un libro di testo che ha degli esempi codificati in entrambi, probabilmente non sta usando VHDL in modo molto efficace. –

Non ho i numeri e nessun sentimento istintivo per quella materia. Ti darò alcuni dati riguardanti VHDL.

[1] SystemVerilog migliora Verilog-HDL alla pari con le funzionalità esistenti di VHDL (STD. 1076-2002).

[2] VHDL 2008 (STD. 1076-2008): Qualcuno ha utilizzato l'ultimo standard. Gentilmente usalo e confrontalo con Verilog (STD. 1364-2005).

[3] SystemVerilog estende Verilog-HDL aggiungendo un sistema di tipi ricco e definito dall'utente e aggiunge funzionalità di tipizzazione forte, soprattutto nell'area dei tipi definiti dall'utente. ... TUTTAVIA la forza del controllo dei tipi in VHDL supera ancora quella di SystemVerilog. ... Il lato negativo di Strong-typing è sulle prestazioni; Ad esempio Compilazione e simulazione (solo quando i controlli runtime sono abilitati) sono lenti. La compilazione lenta non è un problema quando si considera la quantità di investimento nel progetto (il ragionamento nella nostra azienda).

Considero VHDL un linguaggio "sicuro" e Verilog un linguaggio "veloce" che consente di scrivere rapidamente i modelli. L'azienda in cui lavoro preferisce la sicurezza alla velocità; quindi usiamo VHDL prevalentemente nei nostri flussi di progettazione.

Controllate anche i nuovi sviluppi OS-VVM (Open Source VHDL Verification Methodology).

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2013-11-05 07:11:35 Renjith

Qualcuno ha dati quantitativi su VHDL rispetto all'uso Verilog?

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