Cosa significa "rete" in Verilog?

Question

Sto appena iniziando ad imparare Verilog. Come ho capito, Verilog ha i tipi di dati net.

Cosa significa "net"?

Answer 1

Una rete è un tipo di dati di questo tipo, in cui non viene utilizzata per la memorizzazione dei valori. Rappresentano connessioni fisiche. Puoi pensare al filo come a un tipo di dati netto.
Puoi vedere di più sulle reti here.

Answer 2

Un netto è l'abbreviazione di rete, e una rete è un gruppo di dispositivi che condividono una connessione comune, un filo nella maggioranza dei casi qui. Ho scritto uno short article per spiegare perché Verilog ha delle reti.

Answer 3

Reti: rappresentano connessioni strutturali tra i componenti. Le reti hanno valori continuamente pilotati su di esse dalle uscite dei dispositivi a cui sono collegate. Ad esempio, le reti ottengono il valore di uscita dei loro driver. Se una rete non ha driver, ottiene il valore di z (alta impedenza).

Answer 4

IEEE 1364-2005

4.2 Reti e variabili:

Esistono due gruppi principali di tipi di dati: i tipi di dati variabili e dei tipi di dati netti. Questi due gruppi differiscono nel modo in cui sono assegnati e mantengono i valori. Rappresentano anche diverse strutture hardware.

4.2.1 dichiarazioni nette:

I tipi di dati di rete possono rappresentare collegamenti fisici tra entità strutturali quali cancelli. Una rete deve non memorizzare un valore (ad eccezione della rete trireg). Invece, il suo valore deve essere determinato dai valori dei suoi driver, come un'assegnazione continua o un gate.

e la tabella della sintassi che segue dice:

net_type :: = supply0 | fornitura1 | tri | triand | trior | tri0 | tri1 | uwire | filo | bacchetta | wor

Interpretazione

Una rete è un insieme di tipi di dati, uno dei quali è wire.

Questi tipi di dati hanno in comune che, a differenza dei registri, non hanno memoria: sono solo risultati intermedi determinati dal loro input. Molto simile alla nozione intuitiva di fili.