Come "affettare" uno std_logic_vector in VHDL?

Question

Sto sviluppando una piccola cosa in VHDL e sono abbastanza nuovo ad esso. Non riesco a capire come suddividere un più grande std_logic_vector in uno più piccolo.

Per esempio ho 3 segnali:

signal allparts: std_logic_vector(15 downto 0); 
signal firstpart: std_logic_vector(7 downto 0); 
signal secondpart: std_logic_vector(7 downto 0); 

Fondamentalmente, quello che voglio è assegnare bit da 15 a 8 per secondpart ei bit 7 a 0 fino a firstpart. Esattamente come avrei "fetta" di un vettore come questo senza assegnare singoli bit

Answer 1

è possibile assegnarli direttamente:

firstpart <= allparts(15 downto 8); 
secondpart <= allparts(7 downto 0); 

... o se firstpart e secondpart sono modi alternativi semplicemente per fare riferimento a una parte del segnale di allparts, potresti voler usare un alias:

alias firstpart is allparts(15 downto 8); 
alias secondpart is allparts(7 downto 0);