Esiste un programma gratuito che può analizzare una raccolta di file VHDL e creare uno schema a blocchi da essi?Programma per disegnare diagrammi a blocchi VHDL?
Edit sto cercando di più per un programma che costruirà immagine uno schema a blocchi di andare avanti con la documentazione per la gerarchia, simile al modo in cui Javadoc costruisce un diagramma delle classi dopo l'analisi della documentazione per una serie di classi.
Non c'è nulla di open-source comunque. Qualche tempo fa, ho cercato qualcosa di simile per i progetti di Verilog senza successo.
Il Quartus di Altera può compilare VHDL e fornire i blocchi schematici di livello superiore, che rappresentano i segnali VHDL. Idem con Xilinx ISE. Non è un software open source, ma è gratuito da scaricare e utilizzare.
Mentor's HDL designer è per questo scopo, ma non è gratuito, anche se probabilmente è possibile ottenere una versione studente scontata.
Come notato da Quartus, Quartus ha anche un visualizzatore RTL, ma la qualità dei diagrammi prodotti da esso è piuttosto scarsa: non è possibile utilizzarli per la documentazione. Sono molto utili per catturare i bug di sintesi.
Synplify Pro e Synplify Premier ha un visualizzatore RTL ed è il mio programma preferito di quelli che ho visto. Ho anche visto i visualizzatori RTL in Xilinx ISE, Altera's Quartus e Mentor's HDL designer.
Solo curioso, ma non sapresti mai dove si trova in ISE, vero? –
In Xilinx ISE: quando in "Modalità di implementazione" (selezionabile dalla casella combinata sopra l'albero gerarchico), una delle sottoattività del processo di sintesi è "Visualizza schemi RTL". Tuttavia, questo non mostra la struttura originale delle entità VHDL, mostra i risultati della sintesi sotto forma di schemi. Significa che alcune entità sono sostituite/implementate con celle FPGA riconosciute e, in quanto tali, non è utilizzabile per la documentazione. – Josip