Come posso separare le dichiarazioni lunghi in linee in Verilog

Question

Per esempio, ho una singola istruzione lungo:

$display("input_data: %x, 
       output_data: %x, 
       result: %x", 
       input_data, 
       output_data, 
       result); 

Come posso farne singola istruzione e le linee multiple in Verilog?

Answer 1

È necessario suddividere la stringa citata. Ecco un modo:

module tb; 

initial begin 
    integer input_data = 1; 
    integer output_data = 0; 
    integer result  = 55; 
    $display("input_data: %x " , input_data, 
      "output_data: %x " , output_data, 
      "result: %x "  , result); 
end 

endmodule 

/* 

Outputs: 

input_data: 00000001 output_data: 00000000 result: 00000037 

*/ 

Answer 2

Più in generale, è anche possibile utilizzare l'operatore di concatenazione di stringhe:

{ "stringa1", "stringa2", "stringa3"}