Includere un modulo in verilog

Question

Desidero includere un modulo verilog in un altro file. Come posso includerlo nel codice e come faccio a compilare il codice per includere il file di intestazione? È come in c?

Answer 1

1. Un esempio di base può includere tutti e due nello stesso file, come mostrato in page 4 of verilog in a day.

2. Tutti i file nella stessa cartella devono essere trovati automaticamente.

3. Includerli as shown in Hello_World_Program_Output o Esempio di seguito.

4. I flussi di lavoro avanzati possono avere file.f elencando i file di verilog o di configurazione che specificano le directory di inclusione.

Includere esempio per (3):

`include "folder/sub.sv" 
module top; 
    sub sub_i(
    .a(), 
    .b() 
    ... 

Il file di estensione .v viene utilizzato per la compilazione Verilog, il compilatore dovrebbe utilizzare il più recente standard fino a Verilog 2005. Il .sv estensione è per SystemVerilog. Che ha sostituito Verilog nel 2009. L'estensione del file fa in modo che il compilatore passi a SystemVerilog.