Come progettare un moltiplicatore di array 64 x 64 bit in Verilog?

Question

So come progettare un moltiplicatore di array 4x4, ma se seguo la stessa logica, la codifica diventa noiosa.

• 4 x 4 - 16 prodotti parziali
• 64 x 64 - 4096 prodotti parziali.

Insieme a 8 sommatori completi e 4 mezzi sommatori, quanti additori completi e mezzi addizionatori ho bisogno per 64 x 64 bit. Come posso ridurre il numero di prodotti Parziali? C'è un modo semplice per risolvere questo?

Answer 1

Ogni volta che noiosamente la codifica di un modello ripetitivo che si dovrebbe usare una dichiarazione generare invece:

module array_multiplier(a, b, y); 

parameter width = 8; 
input [width-1:0] a, b; 
output [width-1:0] y; 

wire [width*width-1:0] partials; 

genvar i; 
assign partials[width-1 : 0] = a[0] ? b : 0; 
generate for (i = 1; i < width; i = i+1) begin:gen 
    assign partials[width*(i+1)-1 : width*i] = (a[i] ? b << i : 0) + 
            partials[width*i-1 : width*(i-1)]; 
end endgenerate 

assign y = partials[width*width-1 : width*(width-1)]; 

endmodule 

Ho verificato questo modulo utilizzando il seguente banco di prova: http://svn.clifford.at/handicraft/2013/array_multiplier/array_multiplier_tb.v

EDIT:

Come @Debian ha chiesto una versione pipelined - eccolo. Questa volta si utilizza un ciclo for in un'area sempre per la parte dell'array.

module array_multiplier_pipeline(clk, a, b, y); 

parameter width = 8; 

input clk; 
input [width-1:0] a, b; 
output [width-1:0] y; 

reg [width-1:0] a_pipeline [0:width-2]; 
reg [width-1:0] b_pipeline [0:width-2]; 
reg [width-1:0] partials [0:width-1]; 
integer i; 

always @(posedge clk) begin 
    a_pipeline[0] <= a; 
    b_pipeline[0] <= b; 
    for (i = 1; i < width-1; i = i+1) begin 
     a_pipeline[i] <= a_pipeline[i-1]; 
     b_pipeline[i] <= b_pipeline[i-1]; 
    end 

    partials[0] <= a[0] ? b : 0; 
    for (i = 1; i < width; i = i+1) 
     partials[i] <= (a_pipeline[i-1][i] ? b_pipeline[i-1] << i : 0) + 
       partials[i-1]; 
end 

assign y = partials[width-1]; 

endmodule 

Si noti che con molti strumenti di sintesi è anche possibile aggiungere solo (larghezza) registrare fasi dopo la vipera non pipeline e lasciare che gli strumenti registrano bilanciamento passaggio fare il pipelining.