Percorso generazione dipendenza GCC makefile

Question

Uso il flag -MM in GCC per generare dipendenze makefile per oggetti. Il makefile appare brevemente in questo modo:

-include autodep 
... 
$(TARGET): build $(OBJECTS) 
    $(CC) -shared -o $@ $(OBJECTS) 
    $(CC) -MM $(SOURCES) > autodep 

Le sorgenti si trovano nella cartella del src. Tuttavia, il file autodep conterrà gli obiettivi oggetto senza il loro percorso relativo:

foo.o: src/foo.c src/foo.h 
bar.o: src/bar.c src/bar.h src/baz.h 

Come non li ho trasformarli in questo:

src/foo.o: src/foo.c src/foo.h 
src/bar.o: src/bar.c src/bar.h src/baz.h 

?

Ho provato a utilizzare il flag -MT, ma sembra eliminare completamente gli obiettivi degli oggetti.

Answer 1

-MT imposta l'intero nome del target. Se si desidera un target diverso per ogni sorgente, è necessario un -MT argomento diverso per ciascuna fonte, il che significa più invocazioni del compilatore e un ciclo foreach:

$(TARGET): build $(OBJECTS) 
    $(CC) -shared -o $@ $(OBJECTS) 
    rm autodep 
    $(foreach SRC,$(SOURCES),$(CC) -MM -MT $(SRC:.c=.o) $(SRC) >> autodep;) 

In alternativa, è possibile utilizzare sed per massaggiare l'uscita

$(TARGET): build $(OBJECTS) 
    $(CC) -shared -o $@ $(OBJECTS) 
    $(CC) -MM $(SOURCES) | sed 's|^|src/|' > autodep 

Più facile ancora è quello di mettere le dipendenze per ogni file sorgente in esso file .de e utilizzare il flag -MMD per generare che quando si compila il file sorgente:

-include $(SOURCES:.c=.d) 
CFLAGS += -MMD 

$(TARGET): build $(OBJECTS) 
    $(CC) -shared -o $@ $(OBJECTS)